Ingénieur développement VHDL - Stage H/F

Ingénieur développement VHDL - Stage H/F

Répondre aux défis de la transition énergétique et renforcer notre souveraineté sont des priorités du XXIᵉ siècle. Au cœur de ces enjeux, Assystem accompagne ses clients dans la réalisation de leurs projets les plus stratégiques. Et pour y parvenir, nos 8 000 Switchers mobilisent leur expertise en ingénierie, management de projet et digital.
Présents dans 13 pays (Europe, Moyen-Orient, Asie centrale, Amérique du Nord), nous contribuons au développement de nouvelles capacités de production d’électricité nucléaire, au maintien en conditions opérationnelles des installations existantes, ainsi qu'à la conception et à la réalisation d'infrastructures critiques, notamment dans le secteur de la défense

Votre future équipe

Sous la responsabilité de Frédéric, Responsable des développements hardware, vous réalisez votre stage au sein du service Maintien en Condition Opérationnelle. Les missions principales de ce service incluent l'Ingénierie système, le Développement logiciel, le Développement matériel, la Maintenance des systèmes et équipements, ainsi que la pérennisation des équipements du parc nucléaire français.

Vos missions

En tant que Stagiaire ingénieur(e) électronique, vous jouez un rôle essentiel au sein de notre équipe en contribuant à l’étude et au développement d’une architecture embarquée temps réel à base de FPGA destinée à renforcer les capacités de surveillance, de diagnostic et d’aide à la maintenance de systèmes industriels critiques. Vos missions lors du stage comprennent les étapes suivantes :

🔹 Analyser les besoins de surveillance et les contraintes associées au système industriel critique développé par Assystem,

🔹 Étudier les méthodes de traitement de signaux et de classification adaptées à une exécution embarquée à ressources contraintes,

🔹 Définir une architecture matérielle optimisée pour un traitement déterministe, à faible latence et compatible avec les contraintes de sûreté, de robustesse et de consommation,

🔹 Concevoir et implémenter les fonctions de traitement dans une cible FPGA sous Quartus et Modelsim en langage VHDL,

🔹 Mettre en place un environnement de simulation, de validation fonctionnelle et de mesure des performances,

🔹 Rédiger les documents associés : état de l’art, spécifications, dossier de conception, stratégie de validation et synthèse des résultats.

Pourquoi réaliser votre stage chez Assystem ? On a 3 bonnes raisons pour vous convaincre !

🥐 Travailler au sein d’une équipe engagée qui ramène expertise et croissants le matin !

😎 Découvrir pourquoi 92% de nos stagiaires apprécient l’ambiance et leur environnement de travail

🏆 Remporter le 1er prix lors du challenge annuel destiné à tous nos stagiaires !

Qualifications

Vos atouts et les prérequis pour réussir

🔹 Vous êtes issu(e) d’une formation Ingénieur ou Master en électronique ou dans un domaine connexe.

🔹 Passionné par la technique, vous avez de bonnes connaissances en électronique numérique et particulièrement en langage VHDL.

🔹 Rigoureux(euse) et méthodique, vous êtes également doté(e) d’une aisance rédactionnelle et d’un bon esprit d’équipe.

Le stage d’une durée de 6 mois sera réalisé en nos locaux, en bureau d’études à Montigny-le-Bretonneux (78).

Additional Information

Nous nous engageons au respect de l’égalité de traitement entre les candidats, et cultivons toutes les formes de diversité. Chez Assystem, seules les compétences comptent ! Si vous souhaitez porter à la connaissance d’Assystem une quelconque situation ou des besoins spécifiques, n’hésitez pas : vous serez accompagné(e) !